Pmt PACKAGE FOUNDRY

PMTパッケージファウンドリの特長

 Daisy Chain TEG FOWLP,Chip Scale Package|PMTパッケージファウンドリ

PMT ファウンドリは、FOWLP(Fan Out Wafer Level Package)とWLCSP(Wafer Level Chip Size Package)の少量製造に特化したファウンドリサービスです。
半導体前工程とめっき技術を活用したCu再配線パッケージを作製。シリコン以外にもSiCやGaNなど化合物半導体のパッケージ化も実績があります。

納品・価格|PMTパッケージファウンドリ

●納期・価格

ウェハ単位でご支給いただく必要はありません。数チップからでも実装できるため、海外の OSAT や半導体研究所に比べ、低価格・短納期での対応が可能です。

 Daisy Chain TEG 設計・検証|PMTパッケージファウンドリ

●設計・検証

異種機能を持つ複数の IC チップを組み合わせた異種(ヘテロジニアス)パッケージや、設計した IC チップに再配線(RDL)インターポーザを取り付けたパッケージの機能検証が可能です。

放熱・消費電力|PMTパッケージファウンドリ

●放熱・消費電力

パッケージ基板やバンプが不要なので、パッケージの低背化が可能。熱抵抗の低減と放熱性の改善が望めます。また、基板や Si チップのバンプを必要としないので配線の電気抵抗低減や信号ノイズの改善が期待できます。

プロセスインテグレーション|PMTパッケージファウンドリ

●プロセスインテグレーション

ウェハ前工程+パッケージ工程 + めっき工程のインテグレーション力によってお客様のお困りごと解決をお手伝いします。

●パッケージ構造比較

従来パッケージ構造 FCBGA(Flip Chip Ball Grid Array)|PMTパッケージファウンドリ
当社パッケージ構造 FOWLP(Fan-Out Wafer Level Package)|PMTパッケージファウンドリ

様々なパッケージの試作に

様々なパッケージの試作に イメージ画像|PMTパッケージファウンドリ

PMTファウンドリの再配線技術を活用して、様々な種類のパッケージが短納期で試作できます。

下表は弊社で製作実績がある、もしくは製作可能なパッケージと、代表的なアプリケーション事例を示しています。
まずはお気軽にお問い合わせフォームからご連絡ください。

パッケージタイプ FOWLP
(Fan-Out Wafer Level Package)
WLCSP
(Wafer Level Chip Scale Package)
SiP
(System in Package)
DSEP
(Double-Sided Electrode Package)
アプリケーション センサーデバイス
パワーデバイス
メディカルモジュール センサーシステム イメージセンサ―

Fan-Out 型パッケージ(FOWLP)

IC チップの入出力パッドに再配線インターポーザを接続し、基板の任意の位置への接続を可能にします。小型化/低背化により放熱性の向上が期待できます。

Fan-Out 型パッケージ(FOWLP)|PMTパッケージファウンドリ

システムインパッケージ(SiP)

異種機能を持つ複数の IC を 1 つのパッケージ内でシステム化。 実装面積が小さくなるため、消費電力の低減が期待できます。

システムインパッケージ(SiP)|PMTパッケージファウンドリ
▲ウェアラブルSiPの事例

両面電極パッケージ(DSEP)

IC チップの入出力信号をパッケージ裏面から接続できるようにし、パッケージを重ねることで高機能化を図ります。

両面電極パッケージ(DSEP)|PMTパッケージファウンドリ
▲樹脂封止前のICチップとCuピラー配列写真/パッケージonパッケージの事例
両面電極パッケージ(DSEP)|PMTパッケージファウンドリ

プロセスデザインルール概要

半導体チップやセンサーを内蔵したパッケージ構造です。
供給いただくKGD(Known Good Die)は半田バンプ不要。外部端子は半田ボール/Cuパッドどちらでも対応可能です。

プロセスデザインルール概要の図|PMTパッケージファウンドリ
パッケージサイズ パッケージサイズ 基板サイズ 絶縁層 層厚
1-14.1mmsq Φ22mm 6.5µm
銅再配線層 層厚 L/S 層数
6.5µm ≧20µm/20µm 1層
はんだボール ボールサイズ ボールピッチ
150-500µm ≧250µm

表中の数値は2021年6月現在のものです。
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